Cacbua silic (SiC) đã trở thành vật liệu quan trọng trong các thiết bị bán dẫn công suất hiệu suất cao nhờ khoảng cách dải năng lượng rộng, độ dẫn nhiệt cao, điện trường phá vỡ cao và tốc độ trôi điện tử cao. Những đặc tính này khiến các thiết bị công suất SiC trở nên lý tưởng cho xe điện, hệ thống lưu trữ năng lượng và bộ biến tần năng lượng tái tạo, mang lại tổn thất dẫn điện thấp hơn và hiệu suất cao hơn so với các thiết bị silicon truyền thống. Bài viết này cung cấp một cái nhìn tổng quan kỹ thuật chi tiết về quy trình chế tạo thiết bị điện SiC, tập trung vào các chủ đề như chất nền, quá trình phát triển lớp phủ, kiểm soát pha tạp, quản lý khuyết tật và các xu hướng hiện tại trong ngành.
1. Vật liệu lõi: Chất nền tinh thể đơn 4H-SiC
4H-SiC là dạng tinh thể được sử dụng phổ biến nhất trong sản xuất thiết bị điện. Ký hiệu “4H” chỉ trình tự xếp chồng dọc theo trục c, trong đó bốn lớp kép Si-C tạo thành một ô đơn vị lục giác (trình tự xếp chồng ABCB). Các ưu điểm chính của vật liệu này bao gồm:
| Tài sản | Giá trị | Ý nghĩa |
|---|---|---|
| Khoảng cách năng lượng | ~3,3 eV | Hoạt động ở nhiệt độ cao |
| Trường Phân tích Chi tiết | 2–3 mV/cm | Khả năng chịu điện áp cao |
| Độ dẫn nhiệt | ~4,9 W/cm·K | Tản nhiệt hiệu quả |
| Tốc độ trôi của electron | ~2 × 10⁷ cm/s | Thích hợp cho hoạt động ở tần số cao |
Những đặc tính này khiến 4H-SiC trở thành vật liệu lý tưởng để sản xuất các thiết bị hoạt động ở điều kiện điện áp cao, dòng điện lớn, nhiệt độ cao và tần số cao.
2. Hướng của chất nền và thiết kế lệch trục
Các mặt tinh thể SiC {0001} có thể được phân loại thành:
- Si-face (0001): Các nguyên tử ở lớp trên cùng là silic. Các tính chất bề mặt tạo điều kiện thuận lợi cho quá trình phát triển epitactic có kiểm soát và mật độ khuyết tật thấp.
- C-face (000-1): Các nguyên tử ở lớp ngoài cùng là carbon. Hoạt tính hóa học cao dẫn đến tốc độ phát triển nhanh hơn nhưng cũng làm gia tăng sự hình thành khuyết tật và gây khó khăn hơn trong việc kiểm soát quá trình pha tạp.
Các thiết bị điện tử thương mại hầu như chỉ sử dụng các chất nền Si-face lệch trục, thường nghiêng 3,5°–4° theo hướng . Điều này tạo ra các bậc thang nguyên tử hỗ trợ quá trình phát triển theo bậc thang, ức chế sự hình thành nhân hai chiều, giảm thiểu khuyết tật và tạo ra các lớp epitaksi phẳng ở cấp độ nguyên tử.
3. Quy trình phát triển lớp phủ SiC
Sự phát triển epitaxial là quá trình lắng đọng một lớp SiC đơn tinh thể lên một chất nền đơn tinh thể, đồng thời duy trì cấu trúc tinh thể giống hệt nhau. Quá trình này tạo thành các vùng hoạt động của các thiết bị như lớp trôi của MOSFET và lớp P+. Phương pháp tiêu chuẩn là Phương pháp lắng đọng hơi hóa học (CVD).
3.1 Chuẩn bị chất nền
| Bước | Mục đích | Các thông số tiêu biểu |
|---|---|---|
| Khắc bằng hydro | Loại bỏ vết xước, lớp oxit tự nhiên, tạp chất và các bậc nguyên tử | 1500–1650°C, vài phút |
| Vệ sinh | Loại bỏ các hạt và ion kim loại | RCA sạch (SC1, SC2, DHF) |
3.2 Các thông số tăng trưởng epitactic
| Tham số | Phạm vi điển hình | Ghi chú |
|---|---|---|
| Nhiệt độ | 1.500–1.650°C | Nhiệt độ cao thúc đẩy quá trình phân hủy tiền chất và sự khuếch tán nguyên tử trên bề mặt |
| Áp lực | 100–300 mbar | Áp suất thấp giúp cải thiện độ đồng đều về độ dày và giảm sự hình thành các hạt |
| Nguồn silicon | SiH₄ hoặc SiH₂Cl₂ | SiH₂Cl₂ được ưu tiên sử dụng để ức chế dạng đa hình 3C-SiC và các khuyết tật hình tam giác |
| Nguồn carbon | C₃H₈ (Propan) hoặc C₂H₄ (Ethylene) | Propan là loại phổ biến nhất; ethylene được sử dụng cho việc trồng trọt ở nhiệt độ thấp hoặc để tăng độ đồng đều |
| Tỷ lệ Si/C | 0,7–1,0 | Chứa một lượng nhỏ C để tránh sự hình thành các giọt Si và các tạp chất đa hình |
| Doping (loại N) | N₂ hoặc NH₃ | NH₃ mang lại hiệu suất cao hơn và cần ít tiền chất hơn |
| Doping (loại P) | TMA hay TEA | Hiệu suất thấp, cần phải kiểm soát chính xác để ngăn chặn sự hình thành phức hợp Al-C |
| Tỷ lệ tăng trưởng | 5–20 µm/giờ | Cân bằng giữa hiệu quả sản xuất và kiểm soát lỗi |
| Phương pháp nuôi cấy theo từng giai đoạn | Đạt được nhờ sử dụng chất nền lệch trục và kiểm soát nhiệt độ, áp suất, tỷ lệ Si/C | Ngăn chặn quá trình hình thành hạt 2D, giảm thiểu khuyết tật, đảm bảo độ phẳng nguyên tử |
Trong quá trình phát triển, các nguyên tử tiền chất có xu hướng tích tụ ưu tiên tại các mép bậc thang, và các bậc thang lan rộng qua các bậc thang ngang, tạo thành một lớp epitactic mịn màng, ít khuyết tật.
3.3 Làm mát và dỡ hàng
Sau quá trình tăng trưởng, các tấm wafer được làm mát trong môi trường khí H₂ hoặc khí trơ để ngăn ngừa ứng suất nhiệt và hiện tượng nứt tấm wafer. Chỉ khi đạt đến nhiệt độ an toàn, các tấm wafer mới được lấy ra khỏi lò phản ứng.
4. Các loại lỗi và thách thức
Quá trình phát triển lớp phủ SiC phải đối mặt với một số thách thức quan trọng trong việc kiểm soát khuyết tật:
| Loại lỗi | Nguyên nhân | Ảnh hưởng đến thiết bị |
|---|---|---|
| Các khuyết tật hình tam giác | Các hạt vật liệu nền, vết xước, tạp chất 3C-SiC | Làm giảm năng suất và độ tin cậy |
| Các khuyết tật của củ cà rốt | Các tạp chất cacbon hoặc khuyết tật nền | Độ nhám bề mặt, khuyết tật cục bộ |
| Sự xuất hiện của polytype | Hạt 3C-SiC | Làm suy giảm tính toàn vẹn của tinh thể đơn |
| Các khuyết tật di truyền từ chất nền | Dislocation mặt nền (BPD), dislocation mép ren (TED) | BPD có thể chuyển thành lỗi xếp chồng dưới tác động của từ trường mạnh, làm tăng điện trở khi dẫn điện |
Việc tối ưu hóa quy trình phát triển từng bước và chuẩn bị chất nền cẩn thận có thể ngăn chặn một phần sự lây lan của BPD và giảm thiểu tác động của chúng.
5. Xu hướng ngành
- Kích thước tấm wafer lớn hơn: Chuyển đổi từ tấm wafer 100 mm sang 150 mm và 200 mm để nâng cao hiệu quả sử dụng tinh thể đơn.
- Giảm tỷ lệ lỗi: Tối ưu hóa nhiệt độ, áp suất, tỷ lệ Si/C và lựa chọn tiền chất để giảm thiểu các khuyết tật BPD và khuyết tật hình tam giác.
- Tăng cường công tác kiểm soát doping: Đặc biệt là đối với quá trình pha tạp loại P nhằm đảm bảo tính đồng nhất và hiệu quả.
- Tốc độ tăng trưởng cao: Nghiên cứu tốc độ tăng trưởng trên 30 µm/h đồng thời đảm bảo chất lượng bằng cách sử dụng các tiền chất tiên tiến như SiHCl₃ (TCS).
- Giám sát tại chỗ: Phương pháp giao thoa laser, đo nhiệt độ quang học và đo độ lệch hình elip để theo dõi quá trình phát triển theo thời gian thực.
- Cấu trúc nhiều lớp: Quá trình mọc lớp tinh thể chính xác của các lớp N+/N-/P-well/N+ cho các thiết bị phức tạp như MOSFET và IGBT.
6. Kết luận
Quá trình phát triển lớp phủ epitaxial SiC trên các chất nền 4H-SiC có mặt Si lệch trục tạo nền tảng cho các thiết bị điện công suất cao. Việc làm chủ hướng chất nền, thiết kế lệch trục, quá trình phát triển theo từng bước và kiểm soát chính xác các thông số CVD là yếu tố thiết yếu để đạt được các lớp phủ epitaxial có ít khuyết tật, đồng nhất và chất lượng cao. Những tiến bộ liên tục về kích thước wafer, tốc độ phát triển, kiểm soát khuyết tật và giám sát tại chỗ sẽ tiếp tục thúc đẩy các thiết bị SiC hướng tới hiệu suất cao hơn, chi phí thấp hơn và ứng dụng rộng rãi hơn trong lĩnh vực điện tử tiết kiệm năng lượng.